Планарна технология

от Уикипедия, свободната енциклопедия

Планарната технология, позната и като полупроводникова технология е процесът на създаване на микроелектронни устройства. Той включва редица отделни стъпки, при които се формира и изработва електрическа схема в подложка (пластина) от полупроводников материал. Най-масово за целта се използват подложки от силиций, макар че при специални приложения се използват също галиев арсенид, германий и други материали. За създаването на работеща електрическа схема в подложката се създават структури с определен размер и разположение, но така, че всичко остава в една плоскост - оттам и названието планарна технология.

Съдържание 1 Подложки 2 Производствени стъпки 3 Технологичен процес 4 Източници 5 Виж още 6 Външни препратки

[редактиране] Подложки

Една типична подложка (пластина) представлява тънък (0,75 mm) полиран диск от монокристален силиций, израснал изкуствено по специална технология - процес на Чохралски. Диаметърът на подложката може да достигне 300 mm (предвижда се между 2010 и 2015 той да се увеличи до 450 mm ^[1]. Колкото по-голям е размерът на подложката и колкото е по-малък размерът на отделните елементи, толкова повече единични интегрални схеми или други електронни устройства се създават наведнъж и съответно единичната им цена им намалява. Това е главният двигател на тенденцията за експоненциалното намаляване на размерите с времето (виж Закон на Мур.) Това обаче силно повишава изискванията към работните помещения - необходима е все по-висока степен на обезпрашеност и чистота - производството става в т.нар. чисти помещения.

[редактиране] Производствени стъпки

Има четири групи процеси:

• Front end processing, който представлява най-критичната стъпка - при него в подложката се изработват самите устройства: транзистори и резистори. Той може да включва подготовка на повърхността, оксидация, структуриране, легиране с примеси за получаване на определените електрически свойства, нанасяне или израстване на диелектричен слой при гейтовете и нанасяне или израстване на изолиращи слоеве между отделните устройства.
• Back end processing e стадият на свързване на отделните компоненти в желаните електрически вериги. При него се нанасят метални и диелектрични тънки слоеве, и се формират проводящите линии и контакти. Металите са алуминий и сравнително отскоро мед, а диелектриците - силициев диоксид или силикатно стъкло.
• Тестване - определя се дали изработените устройства функционират правилно. Съотношението на годни към негодни изделия определя т.нар. рандеман.
• Опаковане - подложката се разрязва на индивидуалните чипове и те се опаковат в керамични или пластмасови кожуси, към които се присъединяват крачета за свързване. Прави се и повторно тестване.

Основните процеси, които се прилагат в отделните стъпки на планарната технология, са:

• Производство на подложки
• Измиване
• Фотолитография
• Йонна имплантация
• Сухо ецване
• Мокро ецване
• Плазмено ецване
• Термични обработки, вкл. оксидация
• Химично отлагане на слоеве от парна фаза
• Физично отлагане на слоеве
• Молекулярно-лъчева епитаксия
• Електролитно отлагане на слоеве
• Химико-механическо полиране
• Електрическо тестване
• Изтъняване на пластината отзад
• Рязане на чипове
• Опаковане и капсулиране на интегралните схеми
• Окончателно тестване на интегралните схеми

[редактиране] Технологичен процес

Като характеристика на технологическия процес често се указва минималната ширина на линията, която определя като следствие размерите на транзисторите (и другите елементи) върху подложката. Този параметър обаче е тясно свързан с други параметри, ограничаващи миниатюризацията: чистотата на получавания силиций, характеристиките на устройствата за ецване и нанасяне на слоеве и преди всичко възможностите на литографския метод.

През 70-те години типичната ширина е била 2-8 микрона, през 80-те тя намалява до 0,5-2 микрона. При някои експериментални образци се достига до 0,18 микрона (180 nm).

През 90-те години поради развихрилата се „война на платформите“ експерименталните методи започват да се внедряват в производството и бързо да се усъвършенстват. В началото на 90-те процесорите (например ранните Pentium и Pentium Pro) се изготвяли по технология 0,5-0,6 микрона. След това размерите слизат до нивото 0,25-0,35 микрона. Следващите процесори (Pentium 2, K6-2+, Athlon) се произвеждат вече по технология, позволяваща 180 nm.

Новите процесори (отначало това е Core 2 Duo) се произвеждат с новата ултравиолетова технология, позволяваща възпроизводимо производство на линии с ширина 65 nm. Съществуват и други интегрални схеми, които са достигнали и надминали тази степен на миниатюризация (в частност видеопроцесорите и флаш-паметите на Samsung - 40 nm).

По-нататъшното развитие на технологията среща все по-големи трудности. Въпреки тях обаче Intel и други водещи производители днес (2008) работят рутинно с процес 45 nm и планират следващата година преминаване към 32 nm, а в по-далечен план - преминаване към 10 nm между 2010 и 2015 г. ^[2]

[редактиране] Източници

1. ↑ http://www.crn.com/hardware/208801780 Intel's Gelsinger Sees Clear Path To 10nm Chips
2. ↑ http://www.crn.com/hardware/208801780 Intel's Gelsinger Sees Clear Path To 10nm Chips

[редактиране] Виж още

• Микроелектроника
• Интегрална схема
• Закон на Мур
• Транзистор
• Подложка (електроника)
• Процес на Чохралски

[редактиране] Външни препратки

• Производство на полупроводници (на англ.)
• Анимация на процеса на Интел (на англ.)

Тази страница частично или изцяло представлява превод на страницата „Semiconductor device fabrication“ и страницата „Интегральная схема“ в Уикипедия на английски и руски език. Оригиналните текстове, както и този превод, са защитени от Лиценза за свободна документация на ГНУ. Прегледайте историята на редакциите на оригиналните страници тук и тук, за да видите списъка на тяхните съавтори.