Тригер (електроника)

Тригерът (от. англ. trigger= спусък) е логическа схема с 2 устойчиви състояния, която преминава от едното в другото под въздействието на външен сигнал. Тригерът може да стои произволно дълго в едно от двете състояния, а преминаването в другото състояние става много бързо, със скок. Тригерът е последователностна логическа схема, тоест, схема с памет.

Видове тригери

Асинхронни тригери

При тях информационните сигнали въздействат върху състоянието на тригера непосредствено при появяването си.

Синхронни тригери

Синхронен RS тригер с управление по ниво на сигнал.

Имат допълнителен тактов вход, който се бележи с C (от англ. Clock, часовник), чиито сигнал установява тригера в съответствие с входните сигнали, които въздействат. Съществуват три типа синхронни тригери :

С управление по ниво на сигнал

Състоянието на тригера може да се промени през цялото време, докато логическото ниво на тактовия вход е активно. Този тип тригер се нарича още статичен синхронен тригер. Обикновено при тях тактовият сигнал се бележи с E (от англ Enable, разреши)

С управление по фронт на сигнал

Превключват се само по време на активния преход на синхронния сигнал(0-1 или 1-0). Тригери от този тип се наричат динамични или тригери с динамичен вход.

Двустъпални тригери

При активно ниво на синхронния сигнал първото стъпало приема входното въздействие, като второто стъпало е забранено. При преминаване на сигнала в неактивно ниво информацията от първото стъпало се прехвърля във второто. Наричат се още тригери от тип "управляващ-управляван" (англ. Master-Slave)

RS тригери

Асинхронен RS тригер реализиран с "ИЛИ-НЕ".

RS тригер реализиран с "И-НЕ".

Разрешаван RS тригер.

RS тригер управляван по фронт на сигнал.

RS тригер от тип Master-Slave.

RS тригера има два входа. Единият е за установяване S (англ. Set), а другият е за нулиране R (англ. Reset)

RS тригер реализиран с логически елемент "ИЛИ-НЕ"

Ако $R=S=0$ тригерът запазва състоянието си до което се е намирал до този момент. Ако $R=S=1$ двата изхода престават да бъдат взаимноинверсни и се установяват в нула. Състоянието на тригера е неопределимо за това тази комбинация е забранена.

S	R	Q	$\bar{Q}$
0	0	НП	НП
0	1	0	1
1	0	1	0
1	1	*	*

НП-няма промяна, *забранена комбинация

RS тригер реализиран с логически елемент "И-НЕ"

Разликата спрямо тригера реализиран с "ИЛИ-НЕ" е, в това че активните нива на входните сигнали са логически "0", тоест тригера се установява в логическа "1" когато $S=0$ и се нулира когато $R=0$. В този случай двата изхода се установяват в логическа "1" и тригера е в неопределено състояние.

$\bar{S}$	$\bar{R}$	Q	$\bar{Q}$
0	0	*	*
0	1	1	0
1	0	0	1
1	1	НП	НП

НП-няма промяна, *забранена комбинация

Разрешаван RS тригер

Получава се от асинхронния тригер реализиран с "И-НЕ", чрез включване на входовете му елементи "И-НЕ". Тригерът притежава разрешаващ вход Е когато $E=1$ се пропускат входните въздействия към основния тригер. Когато $E=0$ входните въздействия не виляят на основния тригер.

RS тригер управляван от фронт на сигнал

Във входа Е на разрешавания RS тригер се включва детектор на фронт. Той формира кратък импулс по предния фронт на синхронизиращия сигнал. Продължителността на този импулс е приблизително равна на закъснението в инвертора. Така формирания тригер с динамичен вход е нечувствителен към статичните нива на входа на такта С.

RS тригер от тип управляващ-управляван

Управляващият тригер възприема входните въздействия винаги при $C=1$, а когато $C=0$ информацията от изхода на управляващия се прехвърля в управлявания. Така в изхода на тригера се фиксира състоянието преди спадащия фронт на тактовия сигнал. Ако първото стъпало на тригера е тригер от динамичен тип, двустъпалния тригер е с по-висока шумоустойчивост.

JK тригер

JK тригер.

JK тригера е от динамичент тип. Има два входа J установява тригера в логическа "1", и K - в логическа "0". JK тригера има и един нулиращ вход C. Действието на JK тригера е подобно на това на RS с тази разлика, че е премахната неопределеността в състоянието му и едновременното активизиране на двата информационни входа. При $J=K=1$ всеки тактов импулс променя състоянието на тригера в противоположно.

J	K	Q	$\bar{Q}$
0	0	НП	НП
0	1	0	1
1	0	1	0
1	1	$\bar{Q_n}$	$Q_n$

НП-няма промяна

D тригер

D тригер

D тригера представлява елементарна клетка памет. Притежава един информационен вход означен с D (Закъснение, англ. Delay). Логическото ниво на този вход се установява на изхода след постъпване на съответен тактов импулс. Информацията на изхода се получава с един такт закъснение. На основа на D тригера се реализират основните регисторни схеми. Може да бъде получен на основата както на JK така и на RS тригер. При D тригера, състоянието на изхода съвпада със стойността на D.

D	Q	$\bar{Q}$
0	0	0
1	1	1

T тригер

T тригер

T тригерът е синхронен. Има два входа T (превключващ, англ. Toggle) и тактов C. Когато на входа Т се подаде логическа "1", всеки тактов импулс превключва тригера в противоположно състояние. Така входа Т се разглежда като разрешаващ вход. T тригера се явява делител на тактовата честота на две. Използва се за реализация на броячни схеми. Реализира се по-лесно от останалите типове тригери. Може да бъде получен както от RS така и от JK тригер.

T	$Q_{n+1}$
0	$Q_n$
1	$\bar{Q_n}$